工作

前回周波数カウンタ機能が動き始めたので今回はいよいよVCOのF-V特性の自動測定です。

D/A値を0～4095まで5刻みで増加させながら以下を実行していきます。

1. D/A値をセット
2. 1秒待つ
3. D/A値と周波数をシリアルに出力

ターミナルソフトでこれを記録しておきグラフなどの処理を行ないます。

2.で待つのは2つの理由があります。

一つはVCOの応答を待つため、とは言ってもループフィルタなどは通っていないので遅延は大きくないはずです。

もう一つは...... こちらの方が重要です。前回書いたようにゲート時間は256msあり、しかもタイマ割り込みで非同期に動いています。仮にゲート時間が始まった直後にD/Aを変更したとするとその結果が出るのは256ms後になります。しかもゲート時間が始まってからVCOの周波数が変わるまでは不正な値をカウントしてしまいます。本来ゲートの切り替わりを2回待つべきですが、0.5秒以上待つことで済ませてしまいました。

もう「その10」と2桁に達してしまいましたが、当面は何か進捗があるたびに書いていこうと思います。

今回は何が進捗したかというと、出力周波数を下げていくとロックしたりしなかったり不安定になる問題です。

1MHzというのはVCOを単独で動かして求めた可変範囲をもとに出せるはずと思っていたわけですが、ループフィルタの出力の範囲が狭い、あるいはその付近でVCOのF-V特性が急峻になっていて周波数が安定しない、という可能性もあります。

前回リングオシレータの電源云々と書いたのは後者の対策だったのですが、ちょっと実験するだけならもっと簡単な方法がありました。

それはリングオシレータを1段から5段に変更してみることです。これで同じ入力電圧に対する周波数は約1/5（容量などの影響でもうちょっと下がるはず）になります。

試してみると設定下限の300kHzまで安定に動作します。代わりに上限も下がって14MHz程度までしか出せなくなりました。

PLLシンセサイザの続きです。

間があいてしまったので今困っていることをまとめてみます。

1. 基準周波数を下げると不安定になる
   100kHzではいいが一般的な10kHzにすると安定しない
2. 出力周波数を下げると不安定になる
   1MHz付近まで下げると安定しない
3. ロック検出をどうするか

1.と2.はループフィルタ問題だと思われるので本を読み漁っているのですが......

学生時代は制御研究室にいたこともあってフィードバック制御は馴染みではあるのですが、PLL回路には位相比較器とかVCOなどの見慣れないものが含まれています。本を頼りに求めてみたのですがどうも桁が違っているようで、何かを勘違いしているのかもしれません。

じっくり本は読み直すことにして、勝手のわかるフィルタ部分だけ先に求めてみます。

実験に使っているのは以下のラグ・リード・フィルタです。

以前3SF11を動かした記憶があるのでその時の記事を探していたら......

どうも若干の写真を撮っただけで記事など書いていませんでした。ファイルのタイムスタンプによると4年前のようです。今回はその写真と記憶をたよりに書いてみたいと思います。

これがその時に作った実験ボードです。

こういう実験ならブレッドボードの方が良さそうに思いますが、かなり足を曲げないといけません。持っている数も少ないし追加調達も難しそうなのでデバイスにあまり加工を加えたくありません。実際このボードでも足そのままソケットに挿せるようにしています。